5.8G ETC系统中小数分频器的研究

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5.8G ETC系统中小数分频器的研究
论文目录
 
摘要第1-5页
abstract第5-9页
第一章 绪论第9-16页
  1.1 课题研究背景第9-11页
  1.2 小数分频器研究的意义和现状第11-14页
  1.3 论文的主要贡献第14页
  1.4 论文结构第14-16页
第二章 sigma delta小数型频率综合器基础第16-23页
  2.1 锁相环式频率综合器第16-19页
    2.1.1 整数N型锁相环频率综合器第17页
    2.1.2 小数型锁相环频率综合器第17-19页
  2.2 小数杂散的产生第19-20页
  2.3 消除小数杂散的方法第20-23页
    2.3.1 DAC相位补偿第20-21页
    2.3.2 随机加抖第21页
    2.3.3 sigma delta调制器第21-23页
第三章 多模分频器的设计第23-33页
  3.1 D触发器第23-25页
    3.1.1 SCL结构的D触发器第23-24页
    3.1.2 伪差分结构D触发器第24页
    3.1.3 真单相时钟触发器(TSPC)第24-25页
  3.2 双模2/3预分频器第25-29页
    3.2.1 传统的2/3预分频器结构第25-26页
    3.2.2 改进型2/3预分频器结构第26-28页
    3.2.3 两种2/3分频器的比较第28-29页
  3.3 多模分频器第29-33页
    3.3.1 2/3分频器级联构成多模分频器第29-30页
    3.3.2 双模预分频器P/S计数器结构的多模分频器第30页
    3.3.3 本论文中多模分频器第30-33页
第四章 sigma delta调制器的理论基础第33-40页
  4.1 过采样和噪声整形第33-36页
    4.1.1 过采样第33页
    4.1.2 量化噪声和噪声整形第33-36页
  4.2 一阶sigma delta调制器结构第36-38页
    4.2.1 一阶sigma delta调制器与累加器的关系第36-37页
    4.2.2 一阶sigma delta调制器的等效模型第37-38页
  4.3 量化噪声和相位噪声的关系第38-40页
第五章 sigma delta调制器的实现第40-49页
  5.1 加法器的实现第40-41页
  5.2 单环sigma delta调制器和MASH sigma delta调制器第41-44页
    5.2.1 单环sigma delta调制器第41-42页
    5.2.2 MASH sigma delta调制器第42-44页
  5.3 高阶MASH sigma delta调制器的设计第44-49页
    5.3.1 随机加抖对sigma delta调制器的影响第44-45页
    5.3.2 阶数对MASH结构SDM的影响第45-47页
    5.3.3 数据位数对MASH sigma delta调制器的影响第47-49页
第六章 小数分频器的仿真、版图设计和测试第49-57页
  6.1 小数分频器的仿真第49-50页
  6.2 小数分频器的版图设计第50-52页
  6.3 小数分频器的设计流程第52-54页
  6.4 小数频率综合器的测试第54-57页
第七章 总结与展望第57-59页
  7.1 设计总结第57页
  7.2 未来展望第57-59页
参考文献第59-63页
发表论文和科研情况说明第63-64页
致谢第64页

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